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采用多级比较器各级一次性消失调结构实现18为逐

采用多级比较器各级一次性消失调结构实现18为逐

  等周围的遍及利用, 导致对高速、高精度、基于规范CMOS 工艺的可嵌入式的需求量一日千里。对待火速开展的基于IP 计划的片上体系集成技能, 功耗低、面积小、可嵌入的ADC 中枢模块逐步成为数模混淆信号IC 计划的症结。跟随技能的开展, ADC 的组织显示了众种竣工计划, 如过采样Σ- △型、全并行( Flash) 、流水线和逐次迫临( Successive-approximar) 等组织。个中, FlashADC 转换器和Σ- Δ ADC 转换器,它们判袂知足高速、高精度两个绝顶的需求。而逐次迫临转换器( SARADC) 具有中等速率( 5 MS/s 以下) 、中等精度( 8~18 位) 、低功耗和低本钱的归纳上风,正在加倍雄伟的周围中获得了利用。

  因为SARADC 不妨适宜众种模仿输入办法( 单级、双级、差分) , 正在开闭、众通道利用中能保障零数据延迟,况且速率、精度适中, 功耗、本钱低, 是以, 正在工业局限方面利用遍及, 实用于丈量各类物理量的传感器。比方, 正在传感器搜集中, 成千上万个传感器节点由1 块电池或者几平方毫米的太阳能电池供电, 这就请求传感器节点面积小、本钱低, 况且长年光做事耗费的能量也很小, SAR ADC 可知足这种利用需求。SAR ADC 还遍及利用于医学仪器的成像体系, 比方CT 扫描仪、MRI 和X 射线体系。SAR ADC零延迟、较高采样速度和较好DAC目标的上风, 保障了成像体系的高改革速度和高成像区别率; 况且,这种ADC 面积小、功耗低等上风正在便携式医学仪器、安防安检体系利用中也获得了敷裕阐扬。

  然而, ADC 的精度和线性度会受到元件立室度和体系失调以及噪声等身分的束缚, 是以通俗需求采用主动失调消灭、数字校准等技能以改进其本能。

  激光矫正技能通俗用以进步转换器中元件的立室度, 但也同时受到封装时的、缔制工艺以及临盆本钱等题目的影响。

  本文供应了一种基于二进制加权电容阵列DAC 的数字校准算法, 将校准偏差正在芯片测试时测出并烧写到ROM中, 并正在ADC 利用时将ROM中的数据读出对应加载到电容阵列中, 竣工对DAC 的校准; 同时采用了高效的比拟器消灭失调技能, 大大进步了ADC 的精度。

  竣工逐次迫临式ADC 的办法千差万别, 但其根本组织尽头容易。如图1 所示, 模仿输入电压( VIN) 由采样/ 连结电途连结。如图2 所示, 为竣工二进制算法, N 位寄存器最先修立正在中央刻度( 即:100 …….00, MSB 位1) 。云云, 数字模仿转换器( DAC) 输出( VDAC) 被设为VREF/2, VDAC 是供应给ADC 的基准电压。然后, 比拟判决VIN 是小于照样大于VDAC.倘若, VIN》VDAC, 则比拟器输出逻辑高电平或1, N 位寄存器的MSB 连结为1.相反, 倘若VIN 《 VDAC, 则比拟器输出逻辑低电平, N位寄存器的MSB 清为0.随后, 逐次迫临局限逻辑移至下一位, 并将该位修立为高电平, 举行下一次比拟。这个进程向来接连到最低有用位( LSB) 。上述操作停止后就结束了转换, N 位转换结果积储正在寄存器内。

  目前, 工业界的SARADC 产物以二进制加权电容阵列、分段电容和RC 混淆组织三种组织为主, 精度从10 位到18 位不等。个中, 二进制加权电容阵列组成的SARADC 因为低功耗的上风利用更为遍及。

  因为CMOS 工艺的束缚, 无源器件的立室精度不高, 二进制加权电容阵列SARADC 转换器只可抵达12 位精度。欺骗激光改良等技能, 可能进步无源器件的立室精度, 然而本钱较高, 不适于工业临盆。是以, 提出了各类自校准设施, 以进步无源器件的立室精度, 从而进步转换精度。如应用失调子DAC 和校准子DAC 预先对主DAC 的低位充电, 以抵达校准的主意; 或应用众位非二进制加权电容DAC 和自校准算法, 使电容立室抵达较高的精度。

  数字校准技能的旨趣即正在ADC 寻常应用前, 欺骗ADC 的已有电途对芯片的非线性身分举行测试,通过必然算法并遵照ADC 应用时的时序形成相应的校准码, 加之于存储器中, 正在ADC 做事时通过数字局限逻辑将所存校准数据对应加载到电途中, 从而抵达校准失配的主意。对待本次SARADC 的计划, 咱们采用组织对称的两组18 位电容阵列数模转换器( DAC) 输入至比拟器的正负输入端( 准差分组织) , 如图3, 这种对称输入可能使比拟器正负两头输入负载相当, 另一方面, 两电容阵列的高位DAC 可对全差分信号举行采样, 并输出全差分的参考电压, 而电容阵列I 的低位行为寻常的低位子DAC 应用形成SAR 所需的参考电压, 电容阵列II的低位则用于丈量和校准两组电容阵列高位的非线 数字校准算法示希图

  校准码的形成和应用可能有区别的算法, 中先容了一种由高位到低位校准设施, 本文计划了一种由低位到高位顺序校准的设施。校准测试时电容阵列做事于两种状况: 最先是接入一组电容, 电容阵列输出接地, 即比拟器两输入端均为0, 如图4( a) 所示; 然后接入待测电容, 输出直接接入比拟器两输入端形成比拟结果, 如图4( b) 所示, 遵照比拟器的输出及外部的搜罗算法调动电容阵列II 低位DAC 的输出从而测得待测电容所对应的寄生参数( 计划请求此DAC 的精度比寻常应用时的DAC 起码高1位) , 通过对此数据的打点便可能获得相应的校准码。为竣工由低至高的校准, 测试时需求用到电容阵列I 低位的3 组电容C1, C2, C3, 理思景况下它们的权值应与两组电容阵列低位DAC 的最高位相当,商量到不立室题目, 可设C1≈C2≈C3, 设电容阵列II 低位DAC 接入的电容值为Cc, 遵照二进制加权电容阵列性子可知Cc 的等效输出边界正在0 到2 倍C1 之间。初度测试时, 第一状况仅接入C1, 第二状况接到C2, C3 上, 同时电容阵列II 的可变Cc 接入,如图4, 通过张望比拟器的输出, 可知, 当比拟器输出跳变时, 有:

  接下来即可对高位DAC 的最低位举行测试和校准, 设此位电容权值为CH1, 第一状况电容接入C1, C3, 第二状况则接入C2, CH1 和Cc, 同理可得:

  ΣΔCc 为每位所对应Cc 差值与已校准低位Cc 差值的累加和, 将此电容值对应的二进制码用有符号数显露即所需校准码, 随后可能通过一次性烧写电途存储到ROM中, 结束SARADC 的校准测试。

  数字校准的实在竣工设施, 可通过增添芯片状况局限端口竣工。如外1 中所示, 测试时将两个局限端口接地, 利用上述算法得回校准码; 随后将局限端口P2 接至高电平, 此时将所需的校准码写入到芯片的ROM中; ADC 寻常应用时, 将两个局限端口接到

  和一级锁存器组成, 而高精度的竣工需求比照较器举行失调校准技能。比拟器的失调电压是因为电途元件的失配形成的, 这种失配通俗是随机的, 不行预先计算。失调电压的存正在会影响比拟器的精度, 正在较高区别率的ADC 中, 输入失调电压不行太大, 这就要应用失调校准技能。失调校准技能正在MOS 工艺中是实用的,这是由于MOS 器件的输入

  晶体管栅极上可能永恒储存电荷, 可能将失调电压储存正在电容上, 通过与输入叠加来消灭失调电压的影响。本次计划, 咱们采用正在每一级放大器插足辅助输入端的设施, 消灭比拟器的失调。图5 欺骗辅助输入端消灭失调技能

  如图5 所示, 主放大器被计划成由两个跨导放大器构成, 因为比拟时用于开环, 增益较小, 可用电阻作负载; A3 为反应环途上的调零放大器, 为高增益放大器。隐没调时最先, 开闭S1 闭合, S2 将主运放两输入接至共模电平, 此时通过反应环途, 辅助运放输入端上的电容存储的失调电压设为Vc, 则:

  当S1 断开, S2 接入输入信号时, 比拟器寻常做事, 因为Vc 的效用, 可能获得此时正在比拟器输入端的等效失调电压为:

  遵照ADC 的精度和电容阵列的校准算法, 并通过医治辅助运放和调零运放的增益使众级比拟器的精度抵达计划请求, 本次计划比拟器的精度需高于19 位。图6 为插足辅助输入端的低增益跨导放大器的电途计划, 本次计划各级前放的增益约为22dB.

  调零放大器采用全差分折叠式共源共栅组织, 一方面可竣工高增益, 另一方面用于组成单元负反应, 从而可用电容检测并消灭自己的失调。本次计划, 该运放增益需求抵达70dB 以上, 同时为保障输出共模电平的坚固需插足共模反应。

  测试结果( 图8) 标明: 插足隐没调机制后, 众级比拟器等效输入失调约为3μV( 《4μV) , 从而使比拟器的精度抵达了20 位。

  通过对ADC 举行频谱认识, 丈量其动态本能,即可响应ADC 的精度与线性度,并验证数字校准的成就。为避免频谱流露[7], 插足的正弦胀励信号的频率和采样频率应知足如下干系:

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